表2概括了 高k介质 、多晶硅、FUSI和双功函数金属技术的最新进展。如表所示，对于FUSI和双功函数方法来说，功函数调谐和阈值电压控制都存在问题。此外还有可靠性、集成和工具问题，但有些基本物理问题，如不良 迁移率和电流密度问题已得到解决。无论如何，双功函数晶体管(N/TiN NMOS和HfSiON/TaCN/TiN PMOS)已通过验证。虽然金属栅，尤其是双功函数方法在32nm之前未必能够使用，但是大多数半导体业内团体确信工程方面的障碍一定能够克服。
互连
在电路中，互连属于无源元件，只能减弱性能不能使之获得收益。随着晶体管的等比缩小，由互连引起的电路性能的退化将影响信号传播延迟、功耗和信号的完整性。
电路的等比缩小必然会使互连层增加，而低k介质的引入使互连性能和可靠性不断接受挑战。通常生产厂家把主要精力放在减小接触电阻、优化铜通孔和线的导电性方面，从而逐步降低金属间介质的介电常数。
在从Al向Cu互连的演变过程中，除了通过在铜中加入少量的金属，如Ag之外，其它方法对于改善引线的本体电阻收效甚微。但并不是说这种方法就比纯铜性能优越。而后通过向ALD基底、边势垒以及化学镀顶层势垒的演变，关注的焦点转向了铜/势垒叠层的优化问题，即在使势垒尽量薄的前提下保持低有效电阻率及信号的完整性。传统的PVD TaN/Ta衬垫采用铜线等比缩小，约占互连体积的16～18%。如果集成问题得到解决，通过使用更薄的ALD TaN/ALD Ru双层技术，这一比例还可以下降，而性能可以得以改
善。最终结果将使有效介电常数(keff)从3.0下降到2.55，从而使整体线宽水平极大地提高。
然而，到目前为止，还没有开发出适用的ALD TaN薄膜。存在的问题包括从ALD先质粘着和混入多余的成分。目前仍要不断改进PVD工艺，以满足45nm及以下节点的等比缩小需求。
向化学镀顶层势垒的转变倾向于使用Co基封层(CoWP)技术，即采用化学镀进行选择淀积。采用这项技术所面临的一项挑战是实现完全选择淀积。如果不使用当前的氮化物或SIC介质封层，这项技术的关键性能优势在于增强电迁移性(二个数量级)以及降低后序淀积介质的介电常数的能力。但是，后一种方法还要经过确认，因为大多数行业专家认为这一介质封层还是十分必要的。
低k介质被称为“活动目标”，因为它们必须与金属化设计适当地集成在一起。目前当代产品(130和90nm)使用k=2.5-2.8的本体介质，主要采用SiOC CVD薄膜。虽然也能使用k=2.2-2.3的薄膜，但如果该行业所用材料的本体k值<2.0，肯定不会具有高的性-价比。预计目前尚不能使用的先进多孔低k薄膜，能够在不久的将来促使互连设计实现更多的先进性能。
等比缩小互连技术另一个需要关注的方面是所谓的尺寸效应：铜(39nm)中互连宽度越来越接近电子的平均自由程，由于金属表面和晶粒边界形成电子散射，电阻值迅速升高。工业界还没有找到对付这一问题的办法。但是，灵巧的互连设计方法肯定会对降低尺寸效应有所帮助。
接触电阻是另一项急需考虑的问题，当直径小于65nm时，接触电阻迅速增大。各公司一般使用Ti(PVD)改进接触，采用TiN势垒，再使用W成核层和 W填充(全部CVD)。衬垫和成核层改变为ALD，并转向使用具有小中心线接缝的低电阻W，几项技术结合起来可以使传统的净接触电阻改进50%。从长远来看，器件生产厂家应使用Cu接触代替W接触。
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