EMC设计很多EMC设计技术都可以应用到电路板和SoC设计中。最具共性的部分就是传输线效应，以及布线和电源分布网络上的寄生电阻、电容和电感效应。当然，SoC设计中存在许多与芯片自身相关的技术，涉及基底材料、器件几何尺寸和封装等。
首先了解传输线效应。如果发送器和接收器之间存在阻抗不匹配，信号将产生反射并且导致电压振铃现象，因而降低噪声容限，增加信号串扰并通过容性耦合对外产生信号发射干扰。IC上的传输线尺寸通常非常小，因此不会发射噪声或者受到辐射噪声的影响，而电路板上的传输线尺寸通常比较大，容易产生这种问题，最常用的解决办法是使用串联终结器。
在SoC设计中，噪声主要通过寄生电阻和电容来传导，而不是以电磁场的方式辐射。CMOS芯片通过一种外延工艺实现极低电阻基底的方法来增强抗闭锁的能力，而基底的底侧为基底噪声提供了一种有效的传导路径，使得很难将噪声源同敏感节点在电气上分隔开来。
许多并行的p＋基底触点(contact)为阻性耦合噪声提供了一个低阻抗路径。在n阱和p沟道晶体管p基底的侧壁以及底部之间会形成寄生电容，因而产生容性耦合噪声，并且在n沟道晶体管的基底和源区之间形成pn结(见图1)。
单个pn结电容非常小，在一个VLSI的SoC设计中并行的电容总和通常是几个纳法，在连接到电源网络之前将源区和基底直接连接可以短路掉这个电容。这种技术还消除了进入基底的瞬时负电流而导致的体效应(bodyeffect)。体效应会增加耗尽区，并导致晶体管的Vt变高。同样的技术也可以应用于n阱p沟道晶体管，以减小容性耦合噪声。
然而，包含层叠晶体管的数字电路或者模拟电路通常都需要隔离源区。在这种情况下，增加Vss到基底或者Vdd到基底的电容能够降低噪声瞬态值。对模拟电路设计来说，体效应通过改变偏置电流和信号带宽降低了电路性能，因此需要使用其它解决办法，如阱隔离。对数字电路，采用单一的阱最理想，可以降低芯片面积。通过认真的设计可以对体效应进行补偿。
基底噪声的另一个来源是碰撞离化(impact-ionization)电流，该噪声跟工艺技术有关，当NMOS晶体管达到夹断(pinch-off)电压时就会出现这种情况。碰撞离化会在基底产生空穴电流(正的瞬间电流)。
通常，基底噪声的频率范围可能高达1GHz，因此必须考虑趋肤效应。趋肤效应是指导体上随着深度的增加感应系数增大，在导体的中心位置达到最大值。趋肤效应会导致片上信号的衰减以及信号在芯片p＋基底层的失真。为最大程度减小趋肤效应，要求基底厚度小于150微米，该尺寸远远小于某些基底允许的最小机械厚度，然而更薄的基底更易碎。
噪声源微控制器内部存在四种主要的噪声源：内部总线和节点同步开关产生的电源和地线上的电流；输出管脚信号的变换；振荡器工作产生的噪声；开关电容负载产生的片上信号假象。
许多设计方法可以降低同步开关噪声(SSN)。穿透电流是SSN的一个主要来源，所有的时钟驱动器、总线驱动器以及输出管脚驱动器都可能受到这种效应的影响。这种效应发生在互补类型的反相器中，输出状态发生变化时p沟道晶体管和n沟道晶体管瞬间同时导通。确保在互补晶体管导通之前关断另一个晶体管就可以实现穿透电流最小，在大电流驱动器的设计中，这可能要求一个前置驱动器来控制该节点信号的转换率。
切断不需要使用模块的时钟也可以降低SSN。很明显，该技术同具体应用十分相关，应用该技术可以提高EMC性能。在类似摩托罗拉的MPC555和565这样高度集成的微控制器芯片中，所有芯片的外围模块都具有这样的功能。
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